前    言

精炼、明晰化与验证
用硬件描述语言（HDL）建立行为级模型是现代专用集成电路设计的关键技术。如今， 大多数设计者使用基于硬件描述语言的设计方法， 创建基于语言的高层、抽象的电路描述， 以验证其功能和时序。在本书第一版的使用过程中， 讲授设计方法学所用的语言（IEEE 1464-1995）已经历了两次修改， 分别是IEEE 1364-2001及2005年的修订版， 即Verilog-2001和Verilog-2005， 以提高其有效性和效率。
这一版的编写动机和第一版基本是相同的。对那些准备在产品研发团队做出成绩的学生们来说， 必须了解如何在设计流程的关键阶段使用硬件描述语言。因此， 需要有一门在内容上超越先修课程“数字设计”中学习过的基本原则和方法的课程， 本书就是为该课程而著的。
现在， 市面上讨论硬件描述语言的书籍的数量已远远超过本书第一版出版时的数量。但是， 这些书大部分都定位于解释语法， 而不是如何运用语言进行设计， 不太适合于课堂教学。本书的重点是硬件描述语言的设计方法学， 因此语言本身只是一个配角。这一版中强化了如何通过实例证明， 将一个数字系统描述并划分为数据通路、状态（反馈）信号和控制器（有限状态机）系统结构的重要性。我们认为， 这种描述可使设计和验证复杂数字系统的方法更加清楚、直接、明了。本书给出了大量的仿真结果和注释， 以帮助学生掌握时序机的操作过程， 并深入理解由控制器产生的信号间的时序互动关系， 数据通路的操作， 以及从数据通路回馈给控制器的信号。其目的都是为了开发出可综合、 无锁存且无竞争的设计。
Verilog 2001和2005的语言增强功能已用于重新描述和简化书中模型的代码。我们强调工业界通用的规范和风格， 但并不鼓励不考虑模型能否被综合的学术模型风格。本书第二版已把第一版中处理同步FIFO的部分改为同步和异步FIFO， 并给出了精心设计的例子， 以解释使用异步FIFO来同步跨越时钟域的数据传输问题。
书中的设计实例已多次优化和改进登录华信教育资源网www.hxedu.com.cn可注册下载本书相关配套资源。。从设计方法学的角度， 对一个嵌入式控制器， 用C语言建模和用Verilog建模， 这两种设计方法学之间存在着竞争和互补的关系。基于C的方法执行陈述性语句， 而Verilog HDL模拟了某个机器的多个并发的行为动作。后一种设计方法对硬件进行编译， 而前一种是编译预先存储在硬件单元中的语句。对于某个特定应用， Verilog模型编译的硬件在主机接口处生成了等效的I/O信号。对于嵌入式代码而言， 其区别是不会产生等效的硬件。本书的目标就是讲授硬件建模/编译的范例， 并预测综合实现后的结果。C语言编程是预测程序产生的数据， 而状态机/处理器的应用却显而易见。作为对比， 用Verilog描述的模型预测该硬件将产生应用所需求的I/O信号， 因此需要开发者根据寄存器操作时序控制进行思考和设计。Verilog的模型鼓励学习者理解一个数字电路和系统的本质。
本书要求学生已学过逻辑设计的入门课程， 本书的目标是：(1) 简要复习组合时序逻辑的基本原理， (2) 介绍HDL在设计中的应用， (3) 强调的是快速设计通过ASIC和/或FPGA实现的电路设计描述风格， (4) 提供具有一定难度的设计实例。章末习题的目的是鼓励学生精炼、明晰化并验证他们自己的设计。从本质上讲， 许多习题均为开放式的设计， 要求验证以达到所要求的设计规范。
广泛使用的Verilog硬件描述语言（IEEE 1364标准）， 作为一个公共框架为本书的设计实例的讨论提供了支持。第一版重点关注数字电路的设计、验证和综合， 而不是Verilog语言本身的语法， 本版仍然保持这种风格。
选修数字设计中级课程的多数学生至少应该熟悉一种编程语言， 并且在阅读本书时能够将其作为可以借鉴的背景知识。本书仅讨论Verilog的核心设计方法及其广泛使用的特性。为了强调在面向综合的设计环境中使用该语言， 我们还特意将许多语法的细节、特点和解释放在附录中中， 以便于读者参考。附录中也提供了Verilog的所有形式化语法。
大部分数字设计的入门课程都介绍过通过状态转移图表示的有限状态机及算法状态机（ASM）图。同样， 本书中也大量使用了ASM图， 演示了其在设计时序状态机的行为模型中的功用。对利用ASMD图（即通过标注显示出被控数据通道的寄存器操作的ASM图）系统地设计有限状态机来控制数字状态机中复杂数据通道的重要问题， 进行了深入论述。并将精简指令集计算机中央处理器（RSIC CPU）和其他重要硬件单元的设计作为实例给出。我们的支持网站上包含了RISC计算机的源代码和可用于应用程序开发的汇编程序。这个汇编程序也可作为研究鲁棒性更好的指令集和其他派生架构的基础。
本书完整地引入了Verilog语言， 但仅在支持设计实例的需要时才进行详细说明。正文中使用了大量的实例， 讲解使用Verilog硬件描述语言进行VLSI电路设计时的重要和关键设计步骤。设计实例的源代码都经过了验证， 并且所有实例的源代码和测试平台都可以从出版社的网站下载。
读者对象
本书适用于学习高级数字系统设计课程的学生， 以及那些想通过实例学习Verilog的现代集成电路设计专业工程师。本书适合电子工程、计算机工程和计算机科学等专业的高年级本科生和低年级研究生， 也适合学习过逻辑设计入门课程的专业工程师使用。本书假定读者具有布尔代数及其在逻辑电路设计中应用的背景知识， 并熟悉同步时序有限状态机。在此基础上， 本书讨论了一些应用于计算机系统、数字信号处理、图像处理、跨时钟域的数据传输、内建自测试（BIST）和一些其他应用的重要电路的设计实例。这些实例涵盖了建模、架构的设计折中、流水线技术、多处理器执行、功能验证、定时分析、测试生成、故障模拟、可测性分析、逻辑综合和综合后验证的关键设计问题。
本版的新颖之处
●  探索了Verilog 2001和2005的主要特点
●  	阐述并推广基于Verilog 2001和2005且可综合的寄存器传输级（RTL）描述和算法建模的设计风格
●  	深入讨论基于Verilog 2001和2005的数字处理系统（如图像处理器、数字滤波器和环形缓冲器）算法和架构
●  	给出了基于Verilog 2001和2005语言的综合设计实例（如RISC计算机和各种数据通道控制器）
●  	提供了大量有评注和解释的仿真结果的图形化描述
●  	给出了150多个经过完全验证的基于Verilog 2001和2005的设计实例
●  	含有利用Verilog 2001和2005编写的具备JTAG和BIST可测功能的实用设计案例
●  	附录中给出了Verilog 2001和2005 HDL的语法形式
●  	讨论了异步和同步FIFO设计
本书特色
●  	简要回顾了组合时序逻辑设计的基本原则
●  	重点讨论现代数字设计方法
●  	说明了行为级建模中ASM和ASMD图的作用
●  	明确指出了可综合和不可综合循环的区别
●  	通过实例对时序分析、故障模拟、测试和可测性设计进行切合实际的讨论
●  	每章后均设计了一些涉及面广且难度高的习题相关教辅的申请（PPT， 习题解答）请与电子工业出版社联系， 联系电话： 010-88254555，E-mail: Te_serivce@pheicomcn。
课程讲授次序
本书首先对组合逻辑设计进行简要介绍和回顾， 接着描述了一个ASIC或FPGA的设计流程。按照书中内容的顺序， 第1章至第6章利用综合的方法来研究设计了一些题目和内容。但是， 阅读第7章至第10章时， 则不必按照书中的顺序。课后作业具有挑战性， 而且基于FPGA的实验练习适于同步实验或学期末的课题。第10章列出了一些算术运算的架构， 覆盖了较多的应用范围。第11章介绍了后综合设计验证、时序分析、故障模拟和可测试性设计。根据课程教学的深度和重点， 本章涵盖的内容和范围也可省略。
说明
我们没有坚持常规使用大写和小写字体， 或使用代码清单专用字体。本书的选择一直是基于最大化的整体视觉效果及所列代码的可读性。我们认为， 设计实例中的代码得到正确表达才是至关重要的。模块框图已被简化， 以减少视觉混乱。所以， 我们通常只显示信号的实际外部名称， 而省略其形式化的内在对应名称。由于D触发器在现代EDA工具的综合中起着主导作用， 因此书中几乎唯一性地使用了D触发器。
各章概述
第1章简要论述了硬件描述语言在基于库单元的ASIC和FPGA设计流程中的作用。第2章和第3章则根据传统的教学方式（例如卡诺图算法）， 回顾了数字设计先修课程中涉及的主要知识。这些资料可以奠定读者的数字设计的背景知识， 便于之后利用实例介绍许多基于硬件描述语言的数字设计方法。第4章和第5章介绍了组合电路与时序电路的Verilog语言建模方法， 重点强调了行为级建模中的代码编写风格。第6章着重基于库单元的ASIC综合， 介绍了组合逻辑与时序逻辑的综合。这一章追求两个主要目标：(1) 提出可综合的代码描述风格； (2) 建立能够让读者预测综合结果的基础知识和能力。尤其在对时序状态机综合时， 通常会把时序状态机分成数据通道和控制通道两部分来编写。第7章介绍了一些例子， 这些例子描述了怎样设计一个数据通道的控制器， 包括带有从数据通道反馈给控制器的状态信号的状态机设计。而RISC CPU设计和通用异步收发器（UART， 用于系统间传输数据的电路）的设计作为这个例子的应用平台。第8章讲述了可编程逻辑器件（PLD）、复杂PLD、只读存储器（ROM）和静态随机存储器（SRAM）的知识， 并将综合目标扩展为FPGA的综合。第9章主要涉及计算机结构、数字滤波器和其他信号处理器中有关计算单元和算法的建模和综合。第10章研究并描述了数字状态机中计算单元的算法和结构。第11章使用Verilog语言， 结合故障仿真器和时序分析器， 重新审查了之前设计的状态机选择方案， 并考虑性能、时序问题及可测性问题， 来优化和完善这个主要取决于设计者的设计流程和任务。本章建模的测试访问端口（TAP）控制器由IEEE 1149.1标准定义（即俗称的JTAG标准）， 并提出了其应用实例。另外还给出了一个内建自测试（BIST）的详细实例。
致谢
本书作者非常感谢曾为本书做出贡献并提出宝贵意见的同事和学生们的支持。本书是我的研发经验和在科罗拉多大学教学经历的综合成果， 也包括我在惠普、福特微电子公司和Prisma公司的工作经历， 在荷兰的Delft技术大学的教学经验， 以及在欧洲和亚洲的短期课程的教学经验。虽然其中有的公司如今已成回忆， 但是我仍然深深感谢这些公司和科罗拉多大学对我进行VLSI电路设计研究工作的支持。本书手稿的第一版审稿人也提出了鼓励、关键内容的调整与许多有益的建议。我非常感谢Jim Tracey博士和Rodger Ziemer博士， 他们支持并肯定了我在VLSI电路设计方面的努力和成就， 我也十分感谢福特微电子公司的Deepak Goel先生， 他向我介绍了后来成为最先进的VLSI设计平台的福特微电子的Daisy工作站。感谢Simucad公司的Bill Fuchs先生， 他帮助我获取了工业级的Verilog仿真器。感谢惠普公司的Tom Saponas和Dave Ritchey先生， 他们给我机会领导完成一个动态时序分析器的反向设计工程， 两名学生David Uranek和Jerry Barnett参与并获成功。十分感谢我在Prisma公司暑期工作的主管Dave Still先生， 提供了设计环境与精神鼓励， 使我完成了高性能多核系统中建模的难题。感谢Sutherland HDL的Stu Sutherland帮助我理解并更深入研究了数字系统建模中的竞争条件问题， 这些观点使我坚持使用非阻塞赋值来进行边缘敏感的行为级建模和使用阻塞赋值进行电平敏感的行为级建模的描述风格， 让我更好地帮助学生理解同步数字系统的操作和设计。谢谢我的朋友兼同行、瑞士联邦理工学院的Hubert Kaeslin博士， 与他进行的有意义的讨论让我能更深入钻研数字处理器的算法和结构。感谢Kirk Sprague和Scott Kukel帮助研发了一个可用于UART的汉明编码器。同时感谢Cris Hagan， 他的论文提供了本书第9章的数字信号处理器中的抽取器和其他功能单元建模。非常感谢Rex Anderson先生帮助校正了几章的内容， 并对第一版进行了修改。谢谢我的学生Terry Hansen和Lisa Horton， 他们提供了咖啡自动贩卖机例子的灵感， 并开发了支持RISC CPU的汇编代码。同时我还要感谢科罗拉多大学的Greg Tumbush教授和Temple大学的Chen-Huan Chiang教授为本书第二版提供了重要建议， 也谢谢许多学生的课堂讨论， 他们的发言为第二版提供了帮助。谢谢Scott Disanno和Irwin Zucker领导了第二版的出版， 谢谢Haseen Khan精心策划本书的结构。我向所有给予本书支持的朋友表示衷心的感谢！