目    录
第1章  集成电路设计概述 1
1.1  集成电路的发展 1
1.2  集成电路设计流程及设计环境 4
1.3  集成电路制造途径 5
1.4  集成电路设计的知识范围 6
思考题 8
第2章  集成电路材料、结构与理论 9
2.1  集成电路材料 9
2.1.1  硅 10
2.1.2  砷化镓 10
2.1.3  磷化铟 11
2.1.4  绝缘材料 11
2.1.5  金属材料 12
2.1.6  多晶硅 13
2.1.7  材料系统 14
2.2  半导体基础知识 15
2.2.1  半导体的晶体结构 15
2.2.2  本征半导体与杂质半导体 15
2.3  PN结与结型二极管 16
2.3.1  PN结的扩散与漂移 16
2.3.2  PN结型二极管 17
2.3.3  肖特基结二极管 18
2.3.4  欧姆型接触 18
2.4  双极型晶体管 18
2.4.1  双极型晶体管的基本结构 18
2.4.2  双极型晶体管的工作原理 19
2.5  MOS晶体管 20
2.5.1  MOS晶体管的基本结构 20
2.5.2  MOS晶体管的工作原理 21
2.5.3  MOS晶体管的伏安特性 21
思考题 25
本章参考文献 25
第3章  集成电路基本工艺 27
3.1  外延生长 27
3.2  掩模版的制造 28
3.3  光刻原理与流程 31
3.3.1  光刻步骤 31
3.3.2  曝光方式 32
3.4  氧化 34
3.5  淀积与刻蚀 34
3.6  掺杂原理与工艺 35
思考题 37
本章参考文献 37
第4章  集成电路器件工艺 39
4.1  双极型集成电路的基本制造工艺 40
4.1.1  双极型硅工艺 40
4.1.2  HBT工艺 41
4.2  MESFET和HEMT工艺 43
4.2.1  MESFET工艺 43
4.2.2  HEMT工艺 44
4.3  MOS和相关的VLSI工艺 46
4.4  BiCMOS工艺 54
思考题 57
本章参考文献 57
第5章  MOS场效应管的特性 58
5.1  MOS场效应管 58
5.1.1  MOS管伏安特性的推导 58
5.1.2  MOS电容的组成 59
5.1.3  MOS电容的计算 61
5.2  MOS FET的阈值电压VT 62
5.3  体效应 65
5.4  MOSFET的温度特性 65
5.5  MOSFET的噪声 66
5.6  MOSFET尺寸按比例缩小 66
5.7  MOS器件的二阶效应 69
5.7.1  L和W的变化 69
5.7.2  迁移率的退化 71
5.7.3  沟道长度的调制 72
5.7.4  短沟道效应引起的阈值电压的变化 73
5.7.5  狭沟道效应引起的阈值电压的变化 73
思考题 74
本章参考文献 74
第6章  集成电路器件及SPICE模型 75
6.1  无源器件结构及模型 75
6.1.1  互连线 75
6.1.2  电阻 76
6.1.3  电容 78
6.1.4  电感 80
6.1.5  分布参数元件 81
6.2  二极管电流方程及SPICE模型 85
6.2.1  二极管的电路模型 85
6.2.2  二极管的噪声模型 86
6.3  双极型晶体管电流方程及SPICE模型 87
6.3.1  双极型晶体管的EM模型 87
6.3.2  双极型晶体管的GP模型 89
6.4  结型场效应JFET ( NJF/PJF ) 模型 90
6.5  MESFET（NMF/PMF）模型（SPICE3.x） 90
6.6  MOS管电流方程及SPICE模型 91
思考题 94
本章参考文献 94
第7章  SPICE数模混合仿真程序的设计流程及方法 96
7.1  采用SPICE的电路设计流程 96
7.2  电路元件的SPICE输入语句格式 97
7.3  电路特性分析语句 103
7.4  电路特性控制语句 105
7.5  HSPICE缓冲驱动器设计实例 107
7.6  HSPICE跨导放大器设计实例 111
7.7  PSPICE电路图编辑器简介 111
7.8  PSPICE缓冲驱动器设计实例 107
7.9  PSPICE跨导放大器设计实例 111
思考题 124
本章参考文献 125
第8章  集成电路版图设计与工具 126
8.1  工艺流程的定义 126
8.2  版图几何设计规则 127
8.3  图元 131
8.3.1  MOS晶体管 131
8.3.2  集成电阻 133
8.3.3  集成电容 134
8.3.4  寄生二极管与三极管 136
8.4  版图设计准则 138
8.4.1  匹配设计 138
8.4.2  抗干扰设计 143
8.4.3  寄生优化设计 144
8.4.4  可靠性设计 145
8.5  电学设计规则与布线 147
8.6  基于Cadence平台的全定制IC设计 149
8.6.1  版图设计的环境 149
8.6.2  原理图编辑与仿真 150
8.6.3  版图编辑与验证 154
8.6.4  CMOS差动放大器版图设计实例 156
8.7  芯片的版图布局 158
8.8  版图设计的注意事项 160
思考题 161
本章参考文献 161
第9章  模拟集成电路基本单元 162
9.1  电流源电路 162
9.1.1  双极型镜像电流源 162
9.1.2  MOS电流镜 164
9.2  基准电压源设计 166
9.2.1  双极型三管能隙基准源 166
9.2.2  MOS基准电压源 167
9.3  单端反相放大器 168
9.3.1  基本放大电路 168
9.3.2  改进的CMOS推挽放大器 172
9.4  差分放大器 173
9.4.1  BJT差分放大器 173
9.4.2  MOS差分放大器 174
9.4.3  CMOS差分放大器设计实例 175
9.5  运算放大器 178
9.5.1  性能参数 178
9.5.2  套筒式共源共栅运放 180
9.5.3  折叠式共源共栅运放 181
9.5.4  两级运放 184
9.5.5  CMOS运算放大器设计实例 185
9.6  振荡器 195
9.6.1  环形振荡器 195
9.6.2  LC振荡器 199
思考题 201
本章参考文献 202
第10章  数字集成电路基本单元与版图 203
10.1  TTL基本电路 203
10.1.1  TTL反相器 203
10.1.2  TTL与非门 204
10.1.3  TTL或非门 205
10.2  CMOS基本门电路及版图实现 206
10.2.1  CMOS反相器 206
10.2.2  CMOS与非门和或非门 214
10.2.3  CMOS传输门和开关逻辑 216
10.2.4  三态门 219
10.2.5  驱动电路 219
10.3  数字电路标准单元库设计 220
10.3.1  基本原理 220
10.3.2  库单元设计 221
10.4  焊盘输入/输出单元 222
10.4.1  输入单元 223
10.4.2  输出单元 224
10.4.3  输入/输出双向三态单元（I/O PAD） 230
10.5  了解CMOS存储器 231
10.5.1  动态随机存储器（DRAM） 233
10.5.2  静态随机存储器（SRAM） 239
10.5.3  闪存 241
思考题 243
本章参考文献 243
第11章  集成电路数字系统设计基础 244
11.1  数字系统硬件描述语言 244
11.1.1  基于HDL语言的设计流程 244
11.1.2  Verilog HDL语言介绍 246
11.1.3  硬件描述语言VHDL 255
11.2   数字系统逻辑综合与物理实现 261
11.2.1  逻辑综合的流程 263
11.2.2  Verilog HDL与逻辑综合 267
11.2.3  自动布局布线 269
11.3  数字系统的FPGA/CPLD硬件验证 273
11.3.1  PLD概述 274
11.3.2  现场可编程门阵列（FPGA） 274
11.3.3  基于FPGA的数字系统硬件验证 277
思考题 278
本章参考文献 279
第12章  集成电路的测试和封装 280
12.1  集成电路在芯片测试技术 280
12.2  集成电路封装形式与工艺流程 282
12.3  芯片键合 284
12.4  高速芯片封装 286
12.5  混合集成与微组装技术 287
12.6  数字集成电路测试方法 287
12.6.1  可测试性的重要性 287
12.6.2  测试基础 288
12.6.3  可测试性设计 289
思考题 291
本章参考文献 291